|
关注：1
2013-05-23 12:21
求翻译：Warning (10240): Verilog HDL Always Construct warning at ls147.v(6): inferring latch(es) for variable "Y_SIGNAL", which holds its previous value in one or more paths through the always construct是什么意思？ 待解决
 悬赏分：1
- 离问题结束还有
Warning (10240): Verilog HDL Always Construct warning at ls147.v(6): inferring latch(es) for variable "Y_SIGNAL", which holds its previous value in one or more paths through the always construct
问题补充： |
|
2013-05-23 12:21:38
警告（ 10240 ） ： Verilog HDL语言总是在建构警告ls147.v （ 6 ） ：推断锁存器（ ES）为变量“ Y_SIGNAL ” ，它通过构建始终保持其原来的值中的一个或多个路径
|
|
2013-05-23 12:23:18
警告(10240) ：Verilog总是HDL在ls147.v的修建警告(6) ：推断易变的“Y_SIGNAL的”门闩，通过修建总是表示它的在一个或更多道路的早先价值
|
|
2013-05-23 12:24:58
警告 (10240) ： Verilog总HDL修建警告在ls147.v( 6) ： 推断门闩(ES) 为易变的“Y_SIGNAL”，通过修建在一个或更多道路总表示它的早先价值
|
|
2013-05-23 12:26:38
(10240) 警告： 在 ls147.v(6) Verilog HDL 总是构建预警： 推断闩锁变量"Y_SIGNAL"，在一个或多个路径通过持有其以前的值始终在构造
|
|
2013-05-23 12:28:18
警告 (10240)：在 ls147.v(6) 的 Verilog HDL Always 构思警告：推断对于可变的“Y_SIGNAL”的 latch(es)，在一个或多个路径中拥有其以前的价值至始终建造
|
湖北省互联网违法和不良信息举报平台 | 网上有害信息举报专区 | 电信诈骗举报专区 | 涉历史虚无主义有害信息举报专区 | 涉企侵权举报专区
