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2013-05-23 12:21
求翻译：Error (10158): Verilog HDL Module Declaration error at clk_seg.v(1): port "clk" is not declared as port是什么意思？ 待解决
 悬赏分：1
- 离问题结束还有
Error (10158): Verilog HDL Module Declaration error at clk_seg.v(1): port "clk" is not declared as port
问题补充： |
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2013-05-23 12:21:38
错误（ 10158 ） ： Verilog HDL语言模块宣言误差clk_seg.v （ 1 ） ：端口“ CLK ”未声明的端口
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2013-05-23 12:23:18
错误(10158) ：Verilog HDL模块在clk_seg.v的声明错误(1) ：口岸“clk”没有被宣称作为口岸
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2013-05-23 12:24:58
错误 (10158) ： Verilog HDL模块声明错误在clk_seg.v( 1) ： 口岸“clk”没有被宣称作为口岸
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2013-05-23 12:26:38
错误 (10158): 在 clk_seg.v(1) Verilog HDL 模块声明错误： 端口"时钟"未声明为端口
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2013-05-23 12:28:18
错误 (10158)：在 clk_seg.v(1) 的 Verilog HDL Module 宣布错误：港“clk”不被宣告作为港
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