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2013-05-23 12:21
求翻译：Schematic documents used in FPGA designs are converted to either VHDL or Verilog in the process of being compiled into the design. This process is totally transparent to the user and does not require the user to know anything specific about either of these two Hardware Description Languages (HDLs). This conversion to H是什么意思？ 待解决
 悬赏分：1
- 离问题结束还有
Schematic documents used in FPGA designs are converted to either VHDL or Verilog in the process of being compiled into the design. This process is totally transparent to the user and does not require the user to know anything specific about either of these two Hardware Description Languages (HDLs). This conversion to H
问题补充： |
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2013-05-23 12:21:38
在FPGA设计中使用的示意文件在被编译成设计的过程中转变为任一VHDL或者Verilog 。
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2013-05-23 12:23:18
用于FPGA设计的概要文件被转换成VHDL或Verilog在被编写过程中成设计。这个过程对用户是完全透明，并且不要求用户认识什么具体关于这两种硬件描述语言(HDLs)之一。
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2013-05-23 12:24:58
用于FPGA设计的概要文件被转换成VHDL或Verilog在被编写过程中成设计。 这个过程对用户是完全透明，并且不要求用户知道什么具体关于这二种硬件描述语言HDLs (之一)。 这转换向HDLs安置有些要求必须考虑然而保证的概要文件转换进程顺利地去，并且总值HDL源文件是合法的。 在这个部分我们将谈论增加了到概要环境为为FPGA设计服务的目的某些引伸。
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2013-05-23 12:26:38
在 FPGA 设计中时使用的概要文件将转换为 VHDL 或 Verilog 被编译到设计的过程中。这个过程是对用户完全透明，不需要知道任何关于这些两个硬件描述语言 （Hdl） 的任一特定用户。然而，必须考虑以确保转换过程顺利和由此产生的高密度脂蛋白胆固醇源文件是有效，此转换为硬件描述语言并放置示意图文档上的一些要求。在本节中我们将讨论一些用于偿还 FPGA 设计已添加到的示意性的环境的扩展。
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2013-05-23 12:28:18
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