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2013-05-23 12:21
求翻译：To meet the requirements, system clock frequency is set 12MHz, phase accumulator bit width is 32, the largest K is 256 and depth of wavetable is 4096 in consideration of waveform distortion and FPGA storage capacity是什么意思？ 待解决
 悬赏分：1
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To meet the requirements, system clock frequency is set 12MHz, phase accumulator bit width is 32, the largest K is 256 and depth of wavetable is 4096 in consideration of waveform distortion and FPGA storage capacity
问题补充： |
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2013-05-23 12:21:38
符合要求，系统时钟频率被设置为12MHz ，相位累加器比特宽度是32位，最大K为256和波表的深度是4096在考虑波形失真和FPGA的存储容量的
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2013-05-23 12:23:18
要符合要求，系统时钟频率是集合12MHz，阶段累加器位宽度是32，最大的K是256，并且深度的wavetable是4096考虑到波形失真和FPGA存储容量
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2013-05-23 12:24:58
符合要求，系统时钟频率被给 12MHz，阶段累加器位宽度是 32，最大 K 是 256 和 wavetable 的深度考虑到波形失真和 FPGA 存储能力是 4096
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2013-05-23 12:26:38
为满足要求，系统时钟频率设置 12 MHz、 相位累加器位宽度是 32 岁、 最大的 K 是 256 和波表的深度是 4096 波形畸变和 FPGA 的存储容量
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2013-05-23 12:28:18
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