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2013-05-23 12:21
求翻译：As ULSI circuits are scaled into the deep submicron region, the interconnect delay due to standard Al(Cu) resistance and line-to-line capacitance becomes the dominant performance limiting factor [1].是什么意思？ 待解决
 悬赏分：1
- 离问题结束还有
As ULSI circuits are scaled into the deep submicron region, the interconnect delay due to standard Al(Cu) resistance and line-to-line capacitance becomes the dominant performance limiting factor [1].
问题补充： |
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2013-05-23 12:21:38
作为ULSI电路被缩放到深亚微米区域中，互连延迟是由于标准的Al（ Cu）的电阻和线至线电容将变成主要的性能限制因素[1] 。
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2013-05-23 12:23:18
为ulsi电路按比例缩小到深亚微米结构区域,互连延迟由于标准al(CU)电阻和线间电容成为压倒一切的优势性能限制因素[1]。
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2013-05-23 12:24:58
当ULSI电路被称入深刻的亚显微区域，互联延迟由于标准Al( Cu) 抵抗和线间短路混线两线间的电容成为统治表现限制因素 (1)。
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2013-05-23 12:26:38
ULSI 电路进行缩放到深亚微米区域，由于标准的 Al(Cu) 电阻和线间电容互连延时随着主导的性能限制因子 [1]。
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2013-05-23 12:28:18
随着 ULSI 巡游到深子微米地区中被测量，由于标准 Al(Cu) 抵抗和线到线的电容使延迟互相连接成为限制因素的主要的表现 (1)。
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