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  • 匿名
关注：1 2013-05-23 12:21

求翻译：  熟练掌握 Verilog HDL语言和常用电路模块设计是什么意思？

待解决 悬赏分：1 - 离问题结束还有
  熟练掌握 Verilog HDL语言和常用电路模块设计
问题补充：
  • 匿名
2013-05-23 12:21:38
  master verilog hdl language and common circuit module design
  • 匿名
2013-05-23 12:23:18
* *   Verilog HDL proficiency in language and commonly used circuit design of the module
  • 匿名
2013-05-23 12:24:58
  Grasps Verilog skilled the HDL language and the commonly used electric circuit module design
  • 匿名
2013-05-23 12:26:38
Familiar with Verilog HDL language and common circuit module design
  • 匿名
2013-05-23 12:28:18
  Verilog HDL proficiency in language and commonly used Circuit module design;
 
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