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2013-05-23 12:21
求翻译：为了确保设计的可行性，操作时必须对设计进行时序仿真。为了提高CPLD芯片的性能及资源利用率，应采用专门的综合软件来对设计进行优化和综合。本设计采用Synplify7.3进行综合，并采用Active-HDL6.1进行时序仿真。在Synplify中使用有效的代码可以优化组合逻辑、减少逻辑延时，从而提高整体性能。此外，本设计还进行了多个文件的分块设计，然后将这些文件映射到顶层文件进行综合，并运用VHDL对单个文件进行编写、仿真和优化。在用到组合逻辑时，Syn-plify会尽量避免锁存器的出现，节省逻辑单元。Synplify和其它综合软件一样，编译后所生成的电子设计交换格式文件(EDIF)可以在Active-HDL中进行编译、仿真、分配引脚是什么意思？ 待解决
 悬赏分：1
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为了确保设计的可行性，操作时必须对设计进行时序仿真。为了提高CPLD芯片的性能及资源利用率，应采用专门的综合软件来对设计进行优化和综合。本设计采用Synplify7.3进行综合，并采用Active-HDL6.1进行时序仿真。在Synplify中使用有效的代码可以优化组合逻辑、减少逻辑延时，从而提高整体性能。此外，本设计还进行了多个文件的分块设计，然后将这些文件映射到顶层文件进行综合，并运用VHDL对单个文件进行编写、仿真和优化。在用到组合逻辑时，Syn-plify会尽量避免锁存器的出现，节省逻辑单元。Synplify和其它综合软件一样，编译后所生成的电子设计交换格式文件(EDIF)可以在Active-HDL中进行编译、仿真、分配引脚
问题补充： |
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2013-05-23 12:21:38
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2013-05-23 12:23:18
In order to ensure that the design of the feasibility of the design must be a timing simulation. In order to increase the chip CPLD performance and resource utilization, and should be a dedicated integrated software for the design to be optimized and integrated. This design uses a comprehensive Synp
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2013-05-23 12:24:58
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2013-05-23 12:26:38
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2013-05-23 12:28:18
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